SystemVerilog est l'un des langages de description des circuits numériques les plus récents (2005). Il est le premier langage qualifié de HDVL, pour Hardware Description and Verification Language. Il hérite à la fois des capacités de description de modules synthétisables et des facultés d'abstraction des langages objets qui permettent la vérification de systèmes complexes.

Le livre est organisé en quatre parties :

• Une première exploration rapide permet de découvrir l'ensemble du langage.
• La seconde partie présente la boite à outils dont se serviront les deux parties suivantes.
• La troisième partie est consacrée à la construction de modules synthétisables et des tests unitaires qui sont indissociables de la conception de ces modules.
• La dernière partie est consacrée à la mise en place d'un banc de vérification fondé sur la programmation objet. Elle amène le lecteur à comprendre les deux librairies de vérification les plus couramment rencontrées : VMM library (Verification Methodology Manual for SystemVerilog) et OVM library (Open Verification Methodology).

Les exemples du livre ont tous été testés en synthèse et/ou en simulation, suivant le cas. Ces exemples sont disponibles en téléchargement sur le site compagnon du livre : www.lelangagesystemverilog.net.

Public :
Élèves-ingénieurs EEA; Élèves en IUT GEII ; Étudiants en Licence professionnelle et Master EEA.

• Modélisation, synthèse et vérification : le même langage
• Structures et algorithmes
• Décrire le circuit
• Vers la vérification